TSMC(대만 반도체 제조 회사)가 PLP(패널 레벨 패키징) 양산 체계를 구축 중이며, 이를 통해 AI 칩 생산 효율을 크게 향상시킬 수 있습니다.

BlockBeats 뉴스, 6월 15일. etnews 보도에 따르면, TSMC가 차세대 반도체 패키징 기술인 '패널 레벨 패키징(PLP)'을 도입해 삼성전자와 정면 승부를 벌일 예정이다. PLP는 AI 칩의 생산 효율을 획기적으로 높일 수 있으며, TSMC가 양산 준비를 서두르면서 이 시장에 먼저 진출한 삼성전자와의 리더십 경쟁이 불가피해 보인다.

업계 관계자는 15일 TSMC가 PLP 양산 체계를 구축하기 위해 소재, 부품 및 장비(MCE) 공급망을 구성 중이라고 전했다. 현재 TSMC는 국내외 MCE 업체들과 장비 투자에 관한 논의를 진행 중이다. 보도에 따르면, TSMC는 늦어도 내년부터 PLP 양산을 시작할 계획이며, 이는 이러한 목표를 향한 실질적인 한 걸음으로 해석된다.

PLP는 회로 제조가 완료된 웨이퍼를 개별 칩(die)으로 절단한 후, 직사각형 패널에 패키징하여 완제품을 생산하는 기술이다. 이는 원형 웨이퍼에서 진행되는 '웨이퍼 레벨 패키징(WLP)'과 대비된다. 원형 웨이퍼에 칩을 패키징할 경우, 가장자리 영역은 칩으로 제조할 수 없어 폐기해야 하므로 생산성이 낮다. 반면, 직사각형 패널에 패키징하면 낭비 없는 칩 생산이 가능하다. 표준 600×600mm 직사각형 패널 기준, 주류인 300mm(12인치) 웨이퍼보다 약 5~6배 많은 칩을 생산할 수 있다.

현재 PLP 기술에서 우위를 점하고 있는 곳은 삼성전자다. 삼성전자는 2019년 삼성전기로부터 PLP 사업을 인수한 후, 이 기술을 모바일 애플리케이션 프로세서(AP)와 전원 관리 IC(PMIC)에 적용하며 기술 역량을 꾸준히 축적해 왔다.

이와 대조적으로, TSMC는 기존의 웨이퍼 레벨 패키징(WLP)으로 파운드리 분야에서 경쟁 우위를 확보했기 때문에 PLP에 대해 다소 소극적이었다. 그러나 AI 칩 시장이 폭발적으로 성장하면서 상황이 반전됐다. PLP는 AI 칩의 생산량을 늘릴 수 있고, 대면적 AI 칩 구현에도 유리하기 때문이다. 이에 TSMC는 2024년부터 PLP 사업을 적극 추진하기 시작했다. TSMC는 올해 시험 생산 라인을 구축 및 운영하고, 성능 평가를 거친 후 내년경 대량 양산에 돌입할 것으로 예상된다. 보도에 따르면, TSMC는 이미 글로벌 AI 칩 고객을 확보한 것으로 알려졌다.

TSMC가 PLP 양산을 가속화함에 따라 삼성전자와의 경쟁은 더욱 심화될 전망이다. 삼성도 PLP 적용 범위를 기존 AP와 PMIC에서 AI 반도체와 같은 고성능 컴퓨팅(HPC) 칩으로 확대할 계획이다. 또한, AI 칩 기판으로 주목받고 있는 유리 기판이 이 PLP 공정에 적용될 가능성이 높아, 삼성전자와 TSMC가 차세대 기판 시장에서도 리더십 경쟁을 벌일 것으로 예상된다.

한 업계 관계자는 "삼성전자와 TSMC뿐만 아니라 글로벌 OSAT(반도체 패키징 및 테스트 아웃소싱) 기업들도 PLP 공정 시장에 대거 진입하고 있다"며 "치열한 경쟁이 예상되는 동시에 시장도 성장할 것"이라고 말했다.