Linea는 RISC-V 아키텍처로 전환할 예정입니다.

BlockBeats 소식에 따르면, 이더리움 L2 프로젝트 Linea가 RISC-V 아키텍처로 전환할 것이라고 3월 30일에 발표했습니다. 주요 이유는 매번 이더리움 하드 포크마다 제약 모듈을 완전히 다시 작성해야 했기 때문에 팀이 복잡성과 맞서 싸우는 것이 아닌 성능을 추구하는데 오랜 기간을 할애해야 했기 때문입니다. RISC-V은 32개의 레지스터와 약 40개의 명령만 제공합니다. 증명 시스템에 대해 추적 범위가 더 좁고 실시간으로 빌드할 수 있으며, 프로버는 증명 조각을 즉시 처리할 수 있습니다.

또한, RISC-V은 더 좁은 실행 경로와 Type-1 호환성을 갖추고 zkC(제약 네이티브 언어), Vortex 및 Arcane(증명/집합 스택), 그리고 형식적 검증을 유지합니다. Linea는, 이러한 조치가 이더리움 재단이 추구하는 RISC-V 로드맵과 매우 일치하며, 더 많은 기술적 세부 사항이 몇 주 후에 발표될 예정이라고 밝혔습니다.